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參數資料
| 型號： | MC68HC916R1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁數： | 138/357頁 |
| 文件大小： | 1822K |
| 代理商： | MC68HC916R1 |
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MOTOROLA
5-42
SINGLE-CHIP INTEGRATION MODULE 2
MC68HC16R1/916R1
USER’S MANUAL
5.7.2 Reset Control Logic
SCIM2 reset control logic determines the cause of a reset, synchronizes request
signals to CLKOUT, and asserts reset control signals. Reset control logic can drive
three different internal signals.
.
EXTRST (external reset) drives the external reset pin.
CLKRST (clock reset) resets the clock module.
MSTRST (master reset) goes to all other internal circuits.
All resets are gated by CLKOUT. Asynchronous resets are assumed to be catastroph-
ic. An asynchronous reset can occur on any clock edge. Synchronous resets are timed
to occur at the end of bus cycles. The SCIM2 bus monitor is automatically enabled for
synchronous resets. When a bus cycle does not terminate normally, the bus monitor
terminates it.
Table 5-14
is a summary of reset sources.
Internal single byte or aligned word writes are guaranteed valid for synchronous re-
sets. External writes are also guaranteed to complete, provided the external configu-
ration logic on the data bus is conditioned as shown in
Figure 5-17
.
5.7.3 Operating Configuration Out of Reset
The logic states of certain pins during reset determine SCIM2 operating configuration.
During reset, the SCIM2 reads pin configuration from DATA[11:2] and DATA0, internal
module configuration from DATA[15:12], and basic operating information from BERR,
MODCLK, DATA1, and BKPT. These pins are normally pulled high internally during
reset, causing the MCU to default to a specific configuration. However, the user can
drive the desired pins low during reset to achieve alternate configurations.
Basic operating options include system clock selection, background mode disable/
enable, and external bus configuration. The SCIM2 supports three external bus
configurations:
Fully-expanded operation with a 24-bit address bus and 16-bit data bus with chip
selects
Single-chip operation with no external address and data bus
Partially-expanded operation with a 24-bit address bus and an 8-bit external data
bus
Table 5-15
shows the basic configuration options.
Table 5-14 Reset Source Summary
Type
Source
Timing
Cause
Reset Lines Asserted by
Controller
MSTRST
CLKRST
MSTRST
CLKRST
MSTRST
CLKRST
External
Power up
External
EBI
Monitor
Synch
Asynch
Asynch
RESET pin
V
DD
Time out
EXTRST
EXTRST
EXTRST
Software watchdog
HALT
Monitor
Asynch
Internal HALT assertion
(e.g. double bus fault)
Loss of reference
Test mode
MSTRST
CLKRST
EXTRST
Loss of clock
Test
Clock
Test
Synch
Synch
MSTRST
MSTRST
CLKRST
—
EXTRST
EXTRST
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