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參數資料
| 型號： | MC68HC916R1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁數： | 133/357頁 |
| 文件大小： | 1822K |
| 代理商： | MC68HC916R1 |
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MC68HC16R1/916R1
USER’S MANUAL
SINGLE-CHIP INTEGRATION MODULE 2
MOTOROLA
5-37
5.6.5.1 Bus Errors
The CPU16 treats bus errors as a type of exception. Bus error exception processing
begins when the CPU16 detects assertion of the IMB BERR signal.
BERR assertions do not force immediate exception processing. The signal is synchro-
nized with normal bus cycles and is latched into the CPU16 at the end of the bus cycle
in which it was asserted. Because bus cycles can overlap instruction boundaries, bus
error exception processing may not occur at the end of the instruction in which the bus
cycle begins. Timing of BERR detection/acknowledge is dependent upon several
factors:
Which bus cycle of an instruction is terminated by assertion of BERR.
The number of bus cycles in the instruction during which BERR is asserted.
The number of bus cycles in the instruction following the instruction in which
BERR is asserted.
Whether BERR is asserted during a program space access or a data space
access.
Because of these factors, it is impossible to predict precisely how long after occur-
rence of a bus error the bus error exception is processed.
NOTES:
1. S = The number of current even bus state (for example, S2, S4, etc.)
2. A = Signal is asserted in this bus state.
3. NA = Signal is not asserted in this state.
4. RA = Signal was asserted in previous state and remains asserted in this state.
5. X = Don’t care
Table 5-13 DSACK, BERR, and HALT Assertion Results
Type of
Termination
Control
Signal
Asserted on Rising
Edge of State
S
1
A
2
NA
3
NA
A
NA
A/RA
NA/A
A
NA
A
A
NA
NA/A
A
A/S
A
NA
NA
Description
of Result
S + 2
RA
4
NA
X
5
RA
NA
RA
X
RA
X
X
RA
NA
X
RA
RA
X
A
A
NORMAL
DSACK
BERR
HALT
DSACK
BERR
HALT
DSACK
BERR
HALT
DSACK
BERR
HALT
DSACK
BERR
HALT
DSACK
BERR
HALT
Normal cycle terminate and continue.
HALT
Normal cycle terminate and halt.
Continue when HALT is negated.
BUS ERROR
1
Terminate and take bus error exception.
BUS ERROR
2
Terminate and take bus error exception.
BUS ERROR
3
Terminate and take bus error exception.
BUS ERROR
4
Terminate and take bus error exception.
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