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參數資料
| 型號： | MCF5272 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MCF5272 ColdFire Integrated Microprocessor Users Manual |
| 中文描述： | MCF5272的ColdFire集成式微處理器用戶手冊 |
| 文件頁數： | 117/550頁 |
| 文件大小： | 6709K |
| 代理商： | MCF5272 |
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MOTOROLA
Chapter 4. Local Memory
4-11
Instruction Cache Overview
The cache-inhibited
fi
ll-buffer bit, CACR[CEIB], is set.
The access is an instruction read.
The access is normal (that is, TT = 0).
In this case, a fetched line is stored in the
fi
ll buffer and remains valid there; the cache can
service additional read accesses from this buffer until another
fi
ll occurs or a
cache-invalidate-all operation occurs.
If ACR
n
[CM] indicates cache-inhibited, the controller bypasses the cache and performs an
external transfer. To ensure the consistency of cached data, execute a CPUSHL instruction
or set CACR[CINVA] to invalidate the entire cache before switching cache modes.
CPU space-register accesses, such as MOVEC, are treated as cache-inhibited.
4.5.2.4 Reset
A hardware reset clears the CACR disabling the instruction cache.
NOTE:
Tag array contents are not affected by reset. Accordingly,
system startup code must explicitly invalidate the cache by
setting CACR[CINVA] before the cache can be enabled.
4.5.2.5 Cache Miss Fetch Algorithm/Line Fills
As discussed in Section 4.5.1, “Instruction Cache Physical Organization,” the instruction
cache hardware includes a 16-byte line-
fi
ll buffer for providing temporary storage for the
last fetched instruction.
With the cache enabled as de
fi
ned by CACR[CENB], a cacheable instruction fetch that
misses in both the tag memory and the line-
fi
ll buffer generates an external fetch. The size
of the external fetch is determined by the value contained in CACR[CLNF] and the miss
address. Table 4-8 shows the relationships between the CLNF bits, the miss address, and
the size of the external fetch.
Depending on the run-time characteristics of the application and the memory response
speed, overall performance may be increased by programming CLNF to values {00, 01}.
For all cases of a line-sized fetch, the critical longword de
fi
ned by miss address bits 3–2 is
accessed
fi
rst followed by the remaining three longwords that are accessed by incrementing
the longword address in 0-modulo-16 increments, as shown below:
if miss address[3:2] = 00
fetch sequence = {0x0, 0x4, 0x8, 0xC}
if miss address[3:2] = 01
fetch sequence = {0x4, 0x8, 0xC, 0x0}
if miss address[3:2] = 10
fetch sequence = {0x8, 0xC, 0x0, 0x4}
if miss address[3:2] = 11
fetch sequence = {0xC, 0x0, 0x4, 0x0x8}
相關PDF資料 |
PDF描述 |
|---|---|
| MCF5407 | ColdFire Integrated Microprocessor(ColdFire微處理器) |
| MCM101524 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101524B12 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101524B15 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101525 | 2M x 2 Bit Fast Static Random Access Memory with ECL I/O |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MCF5272CVF66 | 功能描述:微處理器 - MPU 66MHz 63MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272CVF66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MCF5272CVM66 | 功能描述:微處理器 - MPU 66MHz 63MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272CVM66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MCF5272CVM66J | 制造商:Freescale Semiconductor 功能描述:IC MCU 32-BIT 66MHZ MAPBGA-196 |
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