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參數(shù)資料
| 型號(hào)： | MCF5272 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MCF5272 ColdFire Integrated Microprocessor Users Manual |
| 中文描述： | MCF5272的ColdFire集成式微處理器用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 126/550頁(yè) |
| 文件大小： | 6709K |
| 代理商： | MCF5272 |
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5-4
MCF5272 User’s Manual
MOTOROLA
Real-Time Trace Support
5.3.1 Begin Execution of Taken Branch (PST = 0x5)
PST is 0x5 when a taken branch is executed. For some opcodes, a branch target address may
be displayed on DDATA depending on the CSR settings. CSR also controls the number of
address bytes displayed, which is indicated by the PST marker value immediately
preceding the DDATA nibble that begins the data output.
Bytes are displayed in least-to-most-signi
fi
cant order. The processor captures only those
target addresses associated with taken branches which use a variant addressing mode, that
is, RTE and RTS instructions, JMP and JSR instructions using address register indirect or
indexed addressing modes, and all exception vectors.
The simplest example of a branch instruction using a variant address is the compiled code
for a C language case statement. Typically, the evaluation of this statement uses the variable
of an expression as an index into a table of offsets, where each offset points to a unique case
within the structure. For such change-of-
fl
ow operations, the MCF5272 uses the debug pins
to output the following sequence of information on successive processor clock cycles:
1. Use PST (0x5) to identify that a taken branch was executed.
2. Using the PST pins, optionally signal the target address to be displayed sequentially
on the DDATA pins. Encodings 0x9–0xB identify the number of bytes displayed
.
3. The new target address is optionally available on subsequent cycles using the
DDATA port. The number of bytes of the target address displayed on this port is
con
fi
gurable (2, 3, or 4 bytes).
Another example of a variant branch instruction would be a JMP (A0) instruction. Figure
shows when the PST and DDATA outputs that indicate when a JMP (A0) executed,
assuming the CSR was programmed to display the lower 2 bytes of an address.
0xC
1100
Exception processing. Exceptions that enter emulation mode (debug interrupt or optionally trace)
generate a different encoding, as described below. Because the 0xC encoding de
fi
nes a multiple-cycle
mode, PST outputs are driven with 0xC until exception processing completes.
0xD
1101
Entry into emulator mode.
Displayed during emulation mode (debug interrupt or optionally trace).
Because this encoding de
fi
nes a multiple-cycle mode, PST outputs are driven with 0xD until exception
processing completes.
0xE
1110
Processor is stopped. Appears in multiple-cycle format when the MCF5272 executes a STOP
instruction. The ColdFire processor remains stopped until an interrupt occurs, thus PST outputs
display 0xE until the stopped mode is exited
.
0xF
1111
Processor is halted. Because this encoding de
fi
nes a multiple-cycle mode, the PST outputs display
0xF until the processor is restarted or reset. (see Section 5.5.1, “CPU Halt”)
Table 5-2. Processor Status Encoding (Continued)
PST[3:0]
Definition
Hex
Binary
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5407 | ColdFire Integrated Microprocessor(ColdFire微處理器) |
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| MCM101524B12 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101524B15 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101525 | 2M x 2 Bit Fast Static Random Access Memory with ECL I/O |
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參數(shù)描述 |
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