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參數資料
| 型號： | MCF5272 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MCF5272 ColdFire Integrated Microprocessor Users Manual |
| 中文描述： | MCF5272的ColdFire集成式微處理器用戶手冊 |
| 文件頁數： | 201/550頁 |
| 文件大小： | 6709K |
| 代理商： | MCF5272 |
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MOTOROLA
Chapter 9. SDRAM Controller
9-7
SDRAM Registers
Table 9-7 describes SDCR
fi
elds.
Table 9-7. SDCR Field Descriptions
Bits
Name
Description
15
—
Reserved, should be cleared.
14–13
MCAS
Maximum CAS address. Determines which device address output carries the column address
msb. For example, if the SDRAM device has eight column addresses and the data bus is
con
fi
gured for 32 bits, the column address appears on A[9:2], so the maximum column address is
A9. The lsb of the row address is therefore taken from internal address signal A10 and is used by
the SDRAM controller to control address multiplexing.
00 A7
01 A8
10 A9
11 A10
12–11
—
Reserved, should be cleared.
10–8
BALOC
Bank address location. Determines the internal addresses that become SDRAM bank addresses.
SDBA1
SDBA0
000
Reserved
001
A21
A20
010
A22
A21
011
A23
A22
100
A24
A23
101
A25
A24
110
Reserved
111
Reserved
7
GSL
Go to sleep. Setting GSL powers down the SDRAM and puts it into auto-refresh mode.
6–5
—
Reserved, should be cleared.
4
REG
Register read data for 66 MHz. Writing a 1 to REG enables pipeline mode for read data access. It
forces the SDRAM controller to register the read data, adding one wait state to single-read
accesses and to the
fi
rst word read during a burst. REG must be 1 for clock frequencies above
48 MHz to meet input setup timing for data input (See electrical characteristics timing SD16). The
description of INV shows how REG and INV interact.
3
INV
Invert clock. Inverts SDRAM clock output for timing re
fi
nement.
If REG = 0
0 Do not add wait state for read accesses.
1 Shift SDCLK edge 180
If REG = 1
0 Add wait state for read accesses, all frequencies
1 Invalid, do not use.
2
SLEEP
SLEEP mode. This read-only status bit goes high when setting SDCR[GSL] has taken effect and
the SDRAM is powered down. SLEEP is cleared when SDRAM is in auto-refresh mode.
1
ACT
Active. This read-only status bit goes high when the SDRAM controller completes its initialization.
ACT is cleared by writing to SDCR.
0
INIT
Initialization enable. Setting INIT enables initialization of the SDRAM based on other SDCR bit
values. Initialization starts after the
fi
rst dummy write access to the SDRAM. CSOR7, CSBR7, and
SDTR must be con
fi
gured before setting INIT.
CAUTION: CSOR7[WAITST] must equal 0x1F when CS7/SDCS is con
fi
gured for SDRAM.
相關PDF資料 |
PDF描述 |
|---|---|
| MCF5407 | ColdFire Integrated Microprocessor(ColdFire微處理器) |
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| MCM101524B15 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101525 | 2M x 2 Bit Fast Static Random Access Memory with ECL I/O |
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參數描述 |
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| MCF5272CVM66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MCF5272CVM66J | 制造商:Freescale Semiconductor 功能描述:IC MCU 32-BIT 66MHZ MAPBGA-196 |
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