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參數(shù)資料
| 型號： | MCF5272 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MCF5272 ColdFire Integrated Microprocessor Users Manual |
| 中文描述： | MCF5272的ColdFire集成式微處理器用戶手冊 |
| 文件頁數(shù)： | 304/550頁 |
| 文件大小： | 6709K |
| 代理商： | MCF5272 |
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13-8
MCF5272 User’s Manual
MOTOROLA
GCI/IDL Block
D-channel receive register, that is, the
fi
rst two D-channel bits from the
fi
rst frame go into
the two msbs, B
7
and B
6
, the next two D-channel bits from the second frame in B
5
and B
4
,
and so on, until the last two D-channel bits in the fourth frame are aligned in B
1
and B
0
.
13.2.3.5 GCI/IDL D-Channel Contention
Typically, when the CPU wants to transmit a D-channel packet, it starts the HDLC framer.
In IDL mode, when the CPU can start sending data from the prepared HDLC frame to the
D-channel transmit register, it asserts DREQ by setting the appropriate DRQ bit in the
PDRQR register. The D-channel controller hardware looks for a valid DGRANT back from
the layer 1 transceiver and, assuming DREQ is also valid, begins transmitting the
D-channel packet. PDCSR[DG
n
] re
fl
ects the value of the dedicated DGRANT pin. Refer
to the MC145574 data sheet for SCIT mode information.
In GCI mode the only D-channel contention control is provided by P
n
CR[G/S],
Section 13.5.7, “Port Con
fi
guration Registers (P0CR–P3CR).” Provided the PLIC operates
in SCIT mode, PDCSR[DG
n
], Section 13.5.19, “D-Channel Status Register (PDCSR),” is
de
fi
ned by the state of P
n
CR[G/S], and is used to control D-channel transmission along
with PDRQR[DRQ
n
], Section 13.5.20, “D-Channel Request Register (PDRQR).” In GCI
mode, the PLIC ports do not support any other form of D-channel contention such as the
indirect mode found on the Motorola MC145574. In GCI mode, the DGRANT pin function
found in IDL mode is disabled and the pin can be de
fi
ned for other functions. Please note
that the D-channel periodic interrupts in both the receive and transmit direction are not
disabled even though the shift register is disabled by DREQ, DGRANT, and
PDRQR[DCNTI
n
] (Section 13.5.20, “D-Channel Request Register (PDRQR)”)
con
fi
guration.
An override mechanism for D-channel contention control is provided through the
D-channel ignore DCNTI bit.
Figure 13-8 illustrates this functionality:
Figure 13-8. D-Channel Contention
13.2.4 GCI/IDL Looping Modes
The PLIC ports can be con
fi
gured to operate in various looping modes as shown in
Figure 13-9. These modes are useful for local and remote system diagnostic functions.
Shift Register Enable
DGRANT
DREQ
DCNTI
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