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參數資料
| 型號： | MCF5272 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MCF5272 ColdFire Integrated Microprocessor Users Manual |
| 中文描述： | MCF5272的ColdFire集成式微處理器用戶手冊 |
| 文件頁數： | 476/550頁 |
| 文件大小： | 6709K |
| 代理商： | MCF5272 |
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20-22
MCF5272 User’s Manual
MOTOROLA
Bus Arbitration
NOTE:
TEA normally should be asserted for no more than three
CLKIN periods. The minimum is two clock periods.
NOTE:
TEA is internally synchronized on the rising edge of CLKIN.
Depending on when this synchronization takes place, the Cx
cycle may not occur.
20.11 Bus Arbitration
The MCF5272 does not allow external bus masters. There are three on-chip bus masters.
These are the ColdFire core, the Fast Ethernet Controller, and the memory-to-memory
DMA Controller.
20.12 Reset Operation
The MCF5272 supports four types of reset, two of which are external hardware resets
(master reset and normal reset), a soft reset, which is generated by setting SCR[SOFTRST],
and the software watchdog reset.
There are two reset input pins, RSTIRSTI and DRESETEN. When DRESETEN is asserted,
any of the reset sources reset the SDRAM controller. When DRESETEN is negated, the
SDRAM controller is not reset. This is useful during software debugging since it is
preferable to retain SDRAM data in the case of catastrophic system failure. In a production
system, if may be preferable to tie DRESETEN low.
Master reset resets the entire MCF5272 including the SDRAM controller. Master reset
occurs when both RSTI and DRESETEN are asserted simultaneously. This is the reset that
should be applied to the MCF5272 device at power up.
Normal reset resets all of the MCF5272 with the exception of the SDRAM controller.
Normal reset occurs when RSTI is asserted and DRESETEN is negated. Normal reset
allows DRAM refresh cycles to continue at the programmed rate and with the programmed
waveform timing while the remainder of the system is being reset, maintaining the data
stored in DRAM.
SCR[SOFTRST] resets all on-chip peripherals and devices connected to RSTO. It resets
the SDRAM controller only when DRESETEN is asserted.
The software watchdog reset acts as an internally generated normal reset when
DRESETEN is negated. It resets the SDRAM controller only when DRESETEN is
asserted.
相關PDF資料 |
PDF描述 |
|---|---|
| MCF5407 | ColdFire Integrated Microprocessor(ColdFire微處理器) |
| MCM101524 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101524B12 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101524B15 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101525 | 2M x 2 Bit Fast Static Random Access Memory with ECL I/O |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MCF5272CVF66 | 功能描述:微處理器 - MPU 66MHz 63MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272CVF66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MCF5272CVM66 | 功能描述:微處理器 - MPU 66MHz 63MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272CVM66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MCF5272CVM66J | 制造商:Freescale Semiconductor 功能描述:IC MCU 32-BIT 66MHZ MAPBGA-196 |
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