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參數(shù)資料
| 型號： | MCF5272 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MCF5272 ColdFire Integrated Microprocessor Users Manual |
| 中文描述： | MCF5272的ColdFire集成式微處理器用戶手冊 |
| 文件頁數(shù)： | 249/550頁 |
| 文件大小： | 6709K |
| 代理商： | MCF5272 |
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MOTOROLA
Chapter 11. Ethernet Module
11-25
Programming Model
Table 11-22 describes the TCR
fi
elds.
11.5.16 RAM Perfect Match Address Low (MALR)
The MALR register contains the lower 32 bits of the 48 bit MAC address used in the
address recognition process to compare with the Destination Address
fi
eld of the receive
frames.
This register, shown in Figure 11-19, is not reset and must be initialized by the user prior
to operation.
31
16
Field
—
Reset
0000_0000_0000_0000
R/W
Read/Write
15
3
2
1
0
Field
—
FDEN HBC
GTS
Reset
0000_0000_0000_0000
R/W
Read/Write
Addr
MBAR + 0x984
Figure 11-18. Transmit Control Register (TCR)
Table 11-22. TCR Field Descriptions
Bits
Name
Description
31–3
—
Reserved, should be cleared.
2
FDEN
Full duplex enable. If set, frames are transmitted independent of carrier sense and collision
inputs. This bit should only be modi
fi
ed when ETHER_EN is deasserted.
1
HBC
Heartbeat control. If set, the heartbeat check is performed following end of transmission and
the HB bit in the status register is set if the collision input does not assert within the heartbeat
window. This bit should be modi
fi
ed only when ETHER_EN is deasserted.
0
GTS
Graceful transmit stop. When this bit is set, the MAC stops transmission after any current
frame is complete and the GRA interrupt in the INTR_EVENT register is asserted. If frame
transmission is not currently underway, the GRA interrupt is asserted immediately. Once
transmission is complete, a restart is accomplished by clearing the GTS bit. The next frame in
the transmit FIFO is then transmitted. If an early collision occurs during transmission when
GTS = 1, transmission stops after the collision. The frame is transmitted again once GTS is
cleared. Note that there may be old frames in the transmit FIFO that are transmitted when
GTS is reasserted. To avoid this, deassert ETHER_EN following the GRA interrupt.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5407 | ColdFire Integrated Microprocessor(ColdFire微處理器) |
| MCM101524 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101524B12 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101524B15 | 1M x 4 Bit Fast Static Random Access Memory with ECL I/O |
| MCM101525 | 2M x 2 Bit Fast Static Random Access Memory with ECL I/O |
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參數(shù)描述 |
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| MCF5272CVF66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT |
| MCF5272CVM66 | 功能描述:微處理器 - MPU 66MHz 63MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272CVM66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT |
| MCF5272CVM66J | 制造商:Freescale Semiconductor 功能描述:IC MCU 32-BIT 66MHZ MAPBGA-196 |
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